跳频通信信号源的研制

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增大字体作者：佚名来源：本站整理发布时间：2009-01-10 22:54:19

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摘要：介绍了一种基于ＦＰＧＡ和ＤＤＳ（ＤｉｒｅｃｔＤｉｇｉｔａｌＳｙｎｔｈｅｓｉｚｅｒ）技术的跳频信号源实现方案。ＤＤＳ采用ＡＤ公司的最新频率合成器件ＡＤ９８５２，其中频率控制字存储在ＦＰＧＡ内部ＲＡＭ单元中，ＦＰＧＡ通过４０针总线接口向ＡＤ９８５２写入频率控制字。该信号源具有可编程、可升级的优点。

关键词：ＤＤＳＦＰＧＡ频率合成器跳频通信

在众多的通信技术中，扩频通信技术由于具有独特的抗干扰能力以及宽的使用频带而在军事通信领域倍受青睐。根据扩频通信调制方式的不同，它可以分为直接序列扩频方式（ＤＳ）、跳频方式（ＦＨ）、跳时方式（ＦＴ）及兼有以上方式中二种以上的混合方式。其中跳频通信具有保密性好、不易受远近干扰和多径干扰的影响等优点，是一种很有前景的通信方式。跳频系统的频率跳变，受到伪随机码的控制。不同的时间、不同的伪码相位，频率合成器产生的相应频率也不同。把跳频系统的频率跳变规律称为跳频图案。跳频图案是时间和频率的函数，故又称为时间－频率矩阵，简称时频矩阵。时频矩阵可直观描述出频率跳变规律，如图１所示。
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跳频图案的设计是跳频通信系统的一个关键问题，直接影响到跳频系统的保密、抗干扰、多址等性能。一般要求跳频图案的周期要长，这就要求控制跳频图案的伪随机码周期要长，即移位寄存器的级数要大。

１基于ＦＰＧＡ和ＤＤＳ技术的跳频信号源设计

跳频信号源即为载波频率按照一定跳频图案跳变的信号发生器。设计一个性能优异的跳频信号源，困难在于其优良的频谱性能。笔者提出了一种基于ＦＰＧＡ１２和ＤＤＳ技术的跳频图案的设计方案。指标如下：６００跳／秒跳速；２０个跳频点；３．４ＭＨｚ跳频基带；６８ＭＨｚ跳频带宽；１０６．７８ＭＨｚ～１７２．１４ＭＨｚ跳频频率中２０个频点。ＤＤＳ采用ＡＤ公司的最新频率合成器件ＡＤ９８５２，写频率控制字采用ＡＬＴＡＲＡ公司的可编程逻辑器件ＡＰＥＸ２０Ｋ系列中的ＥＰ２０Ｋ１００，其逻辑资源为１０万门，两者通过４０针总线接口相连３。其中，ＦＰＧＡ完成存储频率控制字、定时写入频率控制字的功能，ＡＤ９８５２则实现频率合成输出。频率合成器ＤＤＳ是跳频信号源中的一个关键部件，其原理如图２所示。这种频率合成器工作频率高，可达ＧＨｚ数量级；分辨率高，可达１Ｈｚ以下，稳定度高；体积小，重量轻，集成度高，这些都是其他频率合成器件难以比拟的。ＡＤ９８５２是近年推出的高速芯片，具有小型的８０管脚表贴封装形式，其时钟频率为３００ＭＨｚ，并带有两个１２位高速正交Ｄ／Ａ转换器、两个４８位可编程频率寄存器、两个１４位可编程相位移位寄存器、１２位幅度调制器和可编程的波形开关键功能，并有单路ＦＳＫ和ＢＰＳＫ数据接口，易产生单路线性或非线性调频信号。当采用标准时钟源时，ＡＤ９８５２可产生高稳定的频率、相位、幅度可编程的正、余弦输出，可用作捷变频本地振荡器和各种波形产生器。ＡＤ９８５２提供了４８位的频率分辨率，相位量化到１４位，保证了极高频率分辨率和相位分辩率，极好的动态性能。其频率转换速度可达每秒１００×１０６个频率点。在高速时钟产生器应用中，可采用外接３００ＭＨｚ时钟或外接低频时钟倍频两种方式，给电路板带来了极大的方便，同时也避免了采用高频时钟带来的问题。在ＡＤ９８５２芯片内部时钟输入端有４～２０倍可编程参考时钟锁相倍频电路，外部只需输入一低频参考时钟６０ＭＨｚ，通过ＡＤ９８５２芯片内部的倍频即可获得３００ＭＨｚ内部时钟。３００ＭＨｚ的外部时钟也可以采用单端或差分输入方式直接作为时钟源。ＡＤ９８５２采用＋３．３Ｖ供电，降低了器件的功耗。工作温度范围在－４０°Ｃ～＋８５°Ｃ。
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本文采用ＡＤ９８５２所设计的频率合成器结构如图３所示。ＤＤＳ模块分成二路输出：（１）第一路输出

１００ＭＨｚ～１５０ＭＨｚ信号；（２）第二路输出１５０ＭＨｚ～２００ＭＨｚ信号。其中ＤＤＳ输出１２．５ＭＨｚ～２５ＭＨｚ的信号，经ＳＷＣＯＮ开关分成两路输出，一路输出１２．５ＭＨｚ～１８．７５ＭＨｚ信号，经放大倍频、滤波，输出１００ＭＨｚ～１５０ＭＨｚ信号；另一路输出１８．７５ＭＨｚ～２５ＭＨｚ的信号经放大倍频、滤波输出１５０ＭＨｚ～２００ＭＨｚ信号。
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２ＦＰＧＡ与ＤＤＳ接口设计

ＦＰＧＡ主要完成从外部向ＤＤＳ写入频率控制字功能，其中频率控制字存储在ＦＰＧＡ内部ＲＡＭ单元中。双方通过４０针总线连接，其中信号线为：８位数据线、６位地址线、复位信号、ｕｐｄａｔｅｃｌｋ（频率跳变信号）、ｓｗｃｏｎ（开关：高频段和低频段转换信号，当ｓｗｃｏｎ为低时输出高频段，当ｓｗｃｏｎ为高时，输出低频段）、ｗｒ（写信号）。

ＡＤ９８５２用于频率合成时工作在单频模式（ｓｉｎｇｌｅｔｏｎｅｍｏｄｅ）其工作时序关系如图４所示。
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由图４可以看出，首先必须对ＡＤ９８５２复位。复位信号为高有效，然后写入频率控制字，当ｕｐｄａｔｅｃｌｋ有效时，即有频率Ｆ１输出。其中ＡＤ９８５２写入频率控制字分为并行写入和串行写入两种模式，本文采用ＦＰＧＡ并行写入方式。ＡＤ９８５２并行写入频率控制字时序关系如图５所示。基于以上ＡＤ９８５２的工作时序关系，设计的ＦＰＧＡ－ＤＤＳ接口如图６所示。发射ＦＰＧＡ采用一块ＡＬＴＥＲＡ公司的ＡＰＥＸ２０Ｋ１００系列芯片，该芯片逻辑单元为４１６０个，最大ＲＡＭ容量为５３，２４８ｂｉｔ，完全能够满足生成跳频图案的要求。图６中ｕｐｄａｔｅ为ＡＤ９８５２频率字更新信号，根据指标要求按１／６００ｓ更新一次频率。图６中２０进制计数器对ｕｐｄａｔｅ信号进行２０进制计数。每计数一次，１６进制计数器控制ＲＯＭ的低位地址输出一组频率控制字，由ＡＤ９８５２合成一个频率；当计满２０次时，则依次输出２０个频点。２０组频率控制字依次存放在ＦＰＧＡ内部ＲＡＭ单元内，由外部地址信号驱动其按顺序输出。若要改变跳频图案，只需改变２０组频率控制字存放顺序，或者改变外部地址信号驱动顺序即可。采用频谱仪观察结果如图７所示。由图７可以看出，频谱均匀分布在１００ＭＨｚ～１７０ＭＨｚ之间，各项指标均达到预期要求。
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