24位A/D转换器CS5381及其在高速高精度数据采集系统中的应用

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摘要：CS5381中Cirrus Logic公司生产的120dB、192kHz高性能立体声24位∑－△ A／D变换器，文中介绍了CS5381的性能特点及其在高速高精度采集系统中的应用，给出了由两片AD5381和ASP、FP-GA及FIFO存储器构成的四通道并行数据采集系统的设计方法和测试结果，该系统在混场源电磁法接收机中已经得到了很好的应用。

    关键词：CS5381；DSP；FPGA；并行数据采集系统

１　引言

在弱信号检测仪器开发过程中，选用高精度的Ａ／Ｄ转换芯片往往可以给设计带来方便。一般情况下，在对宽频带弱信号进行检测时，javascript:window.open(this.src);" style="cursor:pointer;"/>不仅要求ＡＤＣ具有大动态范围，同时对ＡＤＣ的采样速率也提出了更高的要求。ＣＳ５３８１是目前市场上动态范围和采样速率两项指标都很突出的一款２４位ＡＤＣ，它的推出为设计高速高精度采集系统提供了一个较好的解决方案。

２　ＣＳ５３８１的主要性能特点

ＣＳ５３８１是Ｃｉｒｒｕｓ Ｌｏｇｉｃ公司推出的１２０ｄＢ、１９２ｋＨｚ高性能立体声模数转换芯片。该芯片采用２４引脚ＴＳＳＯＰ或ＳＯＩＣ封装，其引脚排列如图１所示。该芯片采用５Ｖ工作电源。它的内部集成了一个可直接与５～２．５Ｖ逻辑电平接口的电平转换器、一个可消除直流偏移量的高通滤波器、一个线性相位数字抗混叠滤波器和溢流监测器。ＣＳ５３８１所具有的这些特性使其在高品质音频处理和精密测控等领域都得到了很好的应用。

ＣＳ５３８１的主要性能特点如下：

●具有２４位转换精度；

●采样速率可以达到１９２ｋＨｚ；

●具有１２０ｄＢ动态范围；

●可工作于５Ｖ模拟电压和３～５Ｖ逻辑电压；

●兼容２．５～５Ｖ逻辑电平；

●带有线性相位抗混叠滤波器；

●采用差动模拟信号输入方式；

●具有主、从两种工作模式；

●内置数字高通滤波器。

图2

    ＣＳ５３８１使用起来非常方便，可工作在主、从两种模式下。模式选择可通过管脚２（Ｍ／ Ｓ）来进行。当Ｍ／ Ｓ引脚为高电平时，ＣＳ５３８１工作在主模式（Ｍａｓｔｅｒ Ｍｏｄｅ），此时ＬＲＣＫ（其频率等于采样速率）和ＳＣＬＫ是输出管脚；而当Ｍ／ Ｓ为低电平时，ＣＳ５３８１工作在从模式（Ｓｌａｖｅ Ｍｏｄｅ），该模式下，ＬＲＣＫ和ＳＣＬＫ变成输入管脚。如需改变ＣＳ５３８１的采样率，只需控制芯片的ＭＤＩＶ、Ｍ０和Ｍ１这三个管脚的逻辑电平即可。表１所列是主时钟为２４．５７６ＭＨｚ时，不同控制方式时采样速率的对照表。

表1 CS5381采样率控制对照表

MDIV	M1	M0	采样速率（Hz）
1	0	0	48K
1	0	1	96K
1	1	0	192K
0/1	1	1	Reserved
0	1	0	384K

通常２４位ＡＤＣ都会产生一个微小的直流偏移，在ＣＳ５３８１内部有一个数字高通滤波器，可以通过给管脚ＨＰＦ提供一个低电平使该滤波器有效，这样，芯片可以消除直流偏移。另外芯片还带有溢流监测器，当模拟信号的输入电压幅度过大而致使ＡＤＣ转换溢出时，相对应的管脚ＬＦＶ变低，因此，在该管脚与电源之间接一个发光二极管，就可以直观地显示出模拟输入是否溢出，从而根据需要调整前端放大电路的增益。

ＣＳ５３８１的模拟信号为差动输入方式，因此，它的前端要有一个简单的模拟调理电路。ＣＳ５３８１的转换结果是２４位补码形式的串行数据，且左右通道交替输出，可用ＬＲＣＫ的高低电平来进行区分。输出数据有两种格式：左对齐和Ｉ２Ｓ。图２是ＣＳ５３８１的两种数据传输时序。

３　四通道并行采集系统的设计

图３所示是一个四通道并行采集系统的整体框图，该系统主要由ＴＭＳ３２０ＶＣ３３（以下简称ＶＣ３３）、两片ＣＳ５３８１、一片ＦＰＧＡ（ＥＰＦ１０Ｋ１０）和一个大容量ＦＩ-ＦＯ存储器构成。采集系统与主机的通讯采用ＵＳＢ接口。系统中的一片ＣＳ５３８１工作于主模式，另外一片则工作在从模式下，这样可以保证两片ＡＤＣ工作时严格同步。
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    在基于ＣＳ５３８１的采集系统中，如何实现ＣＳ５３８１与ＴＭＳ３２０ＶＣ３３的接口是一个关键问题。具体的设计方案有两种：其一，由于ＣＳ５３８１采用同步串行数据输出方式，而ＴＭＳ３２０ＶＣ３３具有多通道缓冲串口（ＭｃＢＳＰ），因此，可以较为容易地实现二者的硬件连接。其二是通过ＣＰＬＤ／ＦＰＧＡ设计串并转换电路，并把ＣＳ５３８１输出的串行数据转换为并行数据，然后由ＴＭＳ３２０ＶＣ３３通过扩展ＩＯ对数据进行读取。这两种方案相比，第一种方案比较简单，但系统要设计四个独立的同步采集通道，并要使用两片ＣＳ５３８１，而ＴＭＳ３２０ＶＣ３３只有一个ＭｃＢＳＰ，所以此方案无法采用。第二种方案实现起来相对比较麻烦，硬件成本也较大。它通过把每片ＣＳ５３８１的串行数据转换成８位并行数据并经ＦＩＦＯ缓存，然后由ＴＭＳ３２０ＶＣ３３通过中断和ＤＭＡ方式对四个通道的转换数据进行读取。

串并转换电路设计是ＣＳ５３８１和ＴＭＳ３２０ＶＣ３３接口电路的核心部分，它负责将ＣＳ５３８１输出的串行数据转换为并行数据并存储在ＦＩＦＯ中，同时产生相应的ＦＩＦＯ写信号。具体设计时，应当考虑以下三个问题：

（１） 对于ＣＳ５３８１在左右通道的数据，除了２４位转换结果数据外，还应输出一个８位的附加信息，因此，输出一道数据时，总共有３２个时钟输出，而最后８位数据是无用的，这样，就需要有一个禁止逻辑来防止８位附加数据也写入到ＦＩＦＯ中。
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