在PLD开发中提高VHDL的综合质量

艺的，这将使VHDL程序依赖于具体的器件系列，影响移植性。

(E)(F)

　　（4）高级设计优化

　　上述几种方法是在没有改变其功能性的情况下进行综合优化的，有时候我们可以在不妨碍设计规格约束的前提下，稍微改变其功能，来提高综合效率，参考下面两个例子（E）和（F）。

　　在（E）中，综合工具建立递增计数器和完整的比较器；在（F）中，综合工具建立递减计数器和对于常数零的比较器。由于和常数作比较更易于实现，且占用逻辑单元更少，因此（F）程序更高效。

　　另外，由于综合工具只能支持VHDL的子集，为保证在综合前后的仿真保持相同，以下语句在综合中应该避免使用：

　　◇ 避免使用 wait for xx ns，这种语句不会被综合为实际的电路元件；

　　◇ 避免使用after xx ns，在综合工具进行综合时，会忽略after语句；

　　◇ 避免在信号和变量声明时赋初值，因为大部分综合工具会忽略初始化语句，如果使用初始化语句，那么综合的结果和仿真的结果将会产生差异。

结 语

　　功能强大的EDA开发软件和专业的综合工具的不断发展，使PLD设计或ASIC 设计过程更简单、更快捷；但是，要提高设计质量，编程方式仍然起着至关重要的作用，需要我们在实践中不断摸索，积累经验，提高设计水平。

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