在PLD开发中提高VHDL的综合质量

① 首先确定软件处于Compile Mode，可以通过Processing菜单进行选择。

　　② 在Processing菜单中选择Compiler Settings项，如图2所示。可以进行器件选择、模式设定、综合和适配选项设定及设计验证等。

　　③ 单击Processing菜单下的"Start Compilation" 项，开始编译过程。

　　④ 查看编译结果。如图3所示，我们可以得到详细的编译报告。

　　（3）设计定时分析

　　单击Project菜单下的"Timing Settings…"选项，可以方便地完成时间参数的设定。Quartus II软件的定时分析功能在编译过程结束之后自动运行，并在编译报告的Timing Analyses文件夹中显示，如图3所示。其中我们可以得到最高频率fmax、输入寄存器的建立时间tSU、引脚到引脚延迟tPD、输出寄存器时钟到输出的延迟tCO和输入保持时间tH等时间参数的详细报告，从中可以清楚地判定是否达到系统的定时要求。

　　（4）设计仿真

　　Quartus II软件允许设计者使用基于文本的向量文件（.vec）作为仿真器的激励，也可以在Quartus II软件的波形编辑器中产生向量波形文件（.vwf）作为仿真器的激励。波形编辑方式与MAX+PLUS II软件的操作相似。在Processing菜单下选择"Simulate Mode"选项进入仿真模式，选择"Simulator Settings…"对话框进行仿真设置。在这里可以选择激励文件、仿真模式（功能仿真或时序仿真）等，单击"Run Simulator "即开始仿真过程。

　　（5）器件编程

　　设计者可以将配置数据通过MasterBlaster或ByteBlasterMV通信电缆下载到器件当中，通过被动串行配置模式或JTAG模式对器件进行配置编程，还可以在JTAG模式下给多个器件进行编程。利用Quartus II软件给器件编程或配置时，首先需要打开编程器（在New菜单选项中选择打开Chain Description File），在编程器中可以进行编程模式设置（Mode下拉框）、硬件配置（Programming Hardware对话框）及编程文件选择（Add File…按钮），将以上配置存盘产生.cdf文件，其中存储了器件的名称、器件的设计及硬件设置等编程信息。当以上过程正确无误后，单击Start按钮即可开始对器件进行编程配置。

3 LeonardoSpectrum软件的应用

　　LeonardoSpectrum是Mentor Graphics的子公司Exemplar Logic的专业VHDL/Verilog HDL综合软件，简单易用，可控性较强，可以在LeonardoSpectrum中综合优化并产生EDIF文件，作为QuartusII的编译输入。该软件有三种逻辑综合方式：Synthesis Wizard（综合向导）、Quick Setup（快速完成）、Advanced FlowTabs（详细流程）方式。三种方式完成的功能基本相同。Synthesis Wizard方式最简单，Advanced FlowTabs方式则最全面，该方式有六个选项单，如图4所示，分别完成以下功能：器件选择、设计文件输入、约束条件指定、优化选择、输出网表文件设置及选择调用布局布线工具。

以上每步操作都提供相应的帮助，简单明了。需要注意的是，在输入设计文件时要正确排列文件的次序，将底层文件放在前面，顶层文件放到后面，这样LeonardoSpectrum软件才能正确地建立数据信息库。综合完成后，可以将输出网表文件 （.EDF）作为MAX+PLUS II或Quartus II的设计输入文件，再完成编译、仿真、定时分析和器件编程等步骤，完成整个系统的设计过程。

（A）（B）（C）（D）

4 VHDL编码方式对综合质量的影响

　　VHDL语言支持全部的仿真功能，但并不是全部可综合的。VHDL程序的许多硬件描述和仿真结构没有对应的数字电路来实现，还有些描述在理论上可以映射为对应的数字电路，但是却不能保证其精确性，比如延时模型。随着综合算法技术水平的提高，针对某些寄存器传输级RTL（Register Transfer Level）电路描述可以进行有效的优化，但是对于更普遍的电路描述这还不够，因此综合结果是否满足给定的时间约束条件和面积约束条件，还取决于VHDL编码方式。下面给出几点经验，相信对提高综合质量有所帮助与启发。

　　（1）资源共享

　　例如下面的两段代码中，（A）需要2个加法器，而完成同样的功能，略做修改；（B）只需要1个加法器，有效地减少了使用面积。

适当地利用圆括号进行重新组合，有时也可以实现资源的共享。如下面两段代码（C）和（D），（D）中输入信号b和c即可实现加法器的共享。

　　（2）使用带范围限制的整数

　　在VHDL中无约束整数的范围是-2147483647～+2147483647。这意味着至少需要32位来表示，但通常这会造成资源的浪费，有些综合软件会自动优化，但所消耗的时间是相当可观的。因此，如果不需要全范围的整型数据，最好指定范围，例如：

　　signal small_int : integer range 255 downto 0 ;

　　small_int在本例中只需要8位，而不是32位，有效地节约了器件面积。

　　（3）使用宏模块

　　当在VHDL中使用算术逻辑、关系逻辑等通用逻辑结构时，多数EDA开发软件及专用综合工具通常包含针对特定工艺的优化宏模块供我们选择，从功能上可分为时序电路宏模块、运算电路宏模块和存储器宏模块，具有很高的执行效率，使得综合结果面积更小、频率更高、所需编译时间更短。当然，它们是针对特定工

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