数字视频接口——DVI1.0
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增大字体摘要：介绍了新型数字视频接口的发展背景和技术优势，详细分析了ＤＶＩ １．０的通信协议、Ｔ．Ｍ．Ｄ．Ｓ．的链路构成、信号特性、编码及解码算法，特别针对实际应用，分析了ＤＶＩ接口的时钟构成，最后就显示相关的ＤＤＣ、ＥＤＩＤ、ＨＰＤ等协议进行了简单介绍。
关键词： 数字视频接口（DVI） 最小变换差分信号（Ｔ．Ｍ．Ｄ．Ｓ．） 信号编码 锁相环
１ 背景介绍
二十一世纪刚刚显现第一缕曙光，正当人们享受着以摩尔定律递增的高速微处理器时，一种新型的视频接口技术将带给人们更加绚丽多彩的视觉感受。这就是业界刚刚发展起来的ＤＶＩＤｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ数字视频接口技术。随着以ＬＣＤ为代表的数字平板显示技术的飞速发展，ＤＶＩ必将迅速成为计算机显示的标准视频接口。
随着对绿色显示观念的倡导，ＣＲＴ显示已由球面发展到柱面，又从柱面发展到纯平显示，人们对屏幕刷新率和图像几何失真要求愈来愈高，传统模拟ＶＧＡ视频接口＋ＣＲＴ或ＬＣＤ显示器的图像显示能力越来越捉襟见肘。制造成本的不断降低，使ＬＣＤ等平板显示技术已逐步取代传统的ＣＲＴ显示器成为ＰＣ机显示器的主流。由于要与传统的ＶＧＡ模拟接口兼容，其内部不得不内置一级ＡＤＣ数模转换及ＰＬＬ锁相环电路，将模拟的视频信号转化成数字信号再进行显示，还要进一步针对ＣＲＴ显示的值进行校正，得到适合ＬＣＤ象素特性的灰度信号。这样一系列中间环节的转换，加上模拟传输环节中难以抑制的噪声干扰问题，使得此类平板显示的图像信息丢失，并随着分辨率和场频的提高而加重。以ＬＣＤ、ＰＤＰ、ＬＥＤ、ＯＬＥＤ等为代表的平板显示（包括数字投影仪）的蓬勃发展，对数字视频接口技术提出了迫切要求。
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ＤＶＩ数字视频接口就是在这种趋势下产生的。ＤＶＩ由Ｉｎｔｅｌ、Ｓｉｌｉｃｏｎ Ｉｍａｇｅ、Ｃｏｍｐａｑ、Ｆｕｊｉｔｓｕ Ｌｉｍｉｔｅｄ、Ｈｅｗｌｅｔｔ－Ｐａｃｋａｒｄ Ｃｏｍｐａｎｙ、ＩＢＭ、ＮＥＣ合作提出的一种数字视频接口标准，很好地解决了上述问题，而且还兼容了传统的ＶＧＡ接口，是目前极具发展前途的一种ＰＣ机视频接口标准。本文的目的在于使读者迅速掌握ＤＶＩ的通信协议，从接口提取视频信息，摆脱对计算机内部复杂的硬件原理的研究，使ＤＶＩ接口的高质量数字视频信息可以按用户的要求进行开发利用。
２ ＤＶＩ接口构成
ＤＶＩ接口利用最小变换差分信号—Ｔ．Ｍ．Ｄ．Ｓ． Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ作为基本电气链接信号。Ｔ．Ｍ．Ｄ．Ｓ．链路主要用于将图像数据传送到显示器。ＤＶＩ接口协议允许使用双Ｔ．Ｍ．Ｄ．Ｓ．链路结构，从而可以支持超大分辨率的显示设备。Ｔ．Ｍ．Ｄ．Ｓ．通过先进的编码算法将８ｂｉｔ的象素数据转换成１０ｂｉｔ的最小变换信号，削弱了传输电缆中交叉电磁干扰ＥＭＩ，并且这种直流平衡的编码信号更有利于光纤传输。另外这种先进的编码算法可以为接收端提供时钟恢复信号，并允许在较远距离传输时（一般小于５ｍ）信号有较大的抖动误差。
２．１ ＤＶＩ体系结构要求
ＤＶＩ作为一种面向计算机开发的视频接口，要与现有的操作系统、硬件平台兼容，还要与以前的接口标准保持一定的兼容性。图１是ＤＶＩ接口Ｔ．Ｍ．Ｄ．Ｓ．的逻辑链路结构。ＤＶＩ支持即插即用功能（Ｐｌｕｇ ａｎｄ Ｐｌａｙ）。在系统启动时，ＤＶＩ提供最低分辨率ＶＧＡ ６４０×４８０模式 系统通过ＤＤＣ２Ｂ协议访问显示器，获得显示器对象素格式的支持情况，通过ＥＤＩＤ数据获得关于显示器型号和现实能力的信息。这些内容都是显示器制造商在显示器内部固化的一段数据，通过ＤＤＣＤｉｓｐｌａｙ Ｄａｔａ Ｃｈａｎｎｅｌ向主机系统提供自身信息。
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系统启动后会自动加载图形显示控制器（即显卡）的驱动程序。根据用户提出的显示要求，即屏幕的分辨率、色深、刷新率，结合由ＤＤＣ获得关于显示器的信息，确定Ｔ．Ｍ．Ｄ．Ｓ．的启用情况。ＤＶＩ的单Ｔ．Ｍ．Ｄ．Ｓ．只提供２４ｂｉｔ色深，当用户要求的色深超过２４ｂｉｔ时，并且系统已经确认显卡和显示器都支持双链路Ｔ．Ｍ．Ｄ．Ｓ．。此时系统会启动双Ｔ．Ｍ．Ｄ．Ｓ．链路，链路０数据通道０～２传输２４ｂｉｔ信息，其它颜色信息由链路１（数据通道３～５）传输；当用户的分辨率和刷新率要求超出单Ｔ．Ｍ．Ｄ．Ｓ．链路的传输能力时单Ｔ．Ｍ．Ｄ．Ｓ．链路的最高象素传输频率为１６５ＭＨｚ，系统会启动链路１，链路０用来传输奇数象素信息，链路１用来传输偶数象素信息，并定义显示器上每一行的第一个象素为象素１，奇数象素。由于双Ｔ．Ｍ．Ｄ．Ｓ．链路共用一条时钟回路，所以双链路工作时，链路的时钟频率为象素数据带宽的一半。
当然，ＤＶＩ接口同样也支持热插拔（Ｈｏｔ Ｐｌｕｇ Ｄｅｔｅｃｔｉｏｎ）和显示器电源管理等技术还有对传统的模拟ＶＧＡ的兼容等问题。这些只是ＤＶＩ作为一种接口标准必须做到的兼容性问题，并不代表ＤＶＩ本质的先进性。有关这些体系要求问题可参阅参考文献１～３。
２．２ Ｔ．Ｍ．Ｄ．Ｓ．协议详解
ＤＶＩ接口的先进性体现在它可以将海量的显示信息高速地传送到显示器中去，Ｔ．Ｍ．Ｄ．Ｓ．先进的编码算法是其强大能力得以实现的根本。下面将详细解释Ｔ．Ｍ．Ｄ．Ｓ．协议中与实际应用紧密相关的几个问题。为了便于理解作以下规定：输入到编码器或由解码器输出的象素数据称为象素数据Ｐｉｘｅｌ Ｄａｔａ；由发送器送出的或输入到接收器的编码数据称为码元Ｃｈａｒａｃｔｅｒ。
请注意：在ＤＶＩ接口协议中并没有规定输入或输出的象素数据是串行的还是并行的，输入输出的数据格式留给芯片制造厂商灵活掌握，用户应根据自己的实际情况选用芯片型号。
２．２．１ 链路结构
Ｔ．Ｍ．Ｄ．Ｓ．链路结构见图２。图３是单链路Ｔ．Ｍ．Ｄ．Ｓ．结构图。双链路结构与单链路很相似。每个链路的发送器（Ｔｒａｎｓｍｉｔｔｅｒ）中包含三个完全相同编码器（Ｅｎｃｏｄｅｒ），每个编码器驱动一条串行Ｔ．Ｍ．Ｄ．Ｓ．通道（Ｃｈａｎｎｅｌ）。输入到每个编码器的数据包括８ｂｉｔ象素数据和２ｂｉｔ控制信号（见图３）。
在ＤＥ（Ｄａｔａ Ｅｎａｂｌｅ）信号的控制下，编码器在任何合法时钟驱动下，分别将象素数据和控制数据编码并由发送器将编码后的码元串行发送到Ｔ．Ｍ．Ｄ．Ｓ．链路上。在ＤＥ有效期间（ＤＥ＝１）对象素数据进行编码发送，在ＤＥ无效期间（ＤＥ＝０）对控制数据进行编码发送。无论是对二者中的哪一项进行编码，由编码器输出的都是串行的１０ｂｉｔ码元，并且最低有效位先送出。
图3 单链路T.M.D.S.结构
２．２．２ 时钟与同步问题
时钟与同步是ＤＶＩ信号处理过程中至关重要的一环。以显卡中图形处理器提供的象素时钟（Ｐｉｘｅｌ Ｃｌｏｃｋ）为参考时钟，在整个信号收发过程中，会存在三组不同频率的时钟信号，这三组时钟信号通过锁相环电路（ＰＬＬ）进行同步控制。
从图３可知，以象素时钟的速度输入到编码器的８ｂｉｔ象素数据被变换成１０ｂｉｔ的Ｔ．Ｍ．Ｄ．Ｓ．码元，在Ｔ．Ｍ．Ｄ．Ｓ．通道内串行传输。所以Ｔ．Ｍ．Ｄ．Ｓ． 码元要以１０倍象素的时钟频率进行码元传输。在接收端，若要正确判断所接收的码元就需要用高于码时钟Ｃｈａｒａｃｔｅｒ Ｃｌｏｃｋ的频率对输入信号进行采样，所以又存在一个采样时钟Ｓａｍｐｌｉｎｇ Ｃｌｏｃｋ。例如：ＴＩ公司提供的ＤＶＩ接收芯片６采用４倍过采样技术对输入信号采样，在ＸＧＡ分辨率（１０２４×７６８）、
javascript:window.open(this.src);" style="cursor:pointer;"/>６０Ｈｚ刷新率的情况下，象素时钟为６５ＭＨｚ，则Ｔ．Ｍ．Ｄ．Ｓ．码元时钟将为６５０ＭＨｚ，采样时钟将达到２．６ＧＨｚ。
Ｔ．Ｍ．Ｄ．Ｓ．的先进编码算法使得串行输出的码元流中包含了码元同步信息，利用ＰＬＬ技术使接收器和解码器可以在串行的码元流中正确测定码元边界、解码象素数据。在Ｔ．Ｍ．Ｄ．Ｓ．输出的编码中，代表象素数据的编码包含了５次或５次以下的变化信息，而代表控制信号的编码包含了７次以上的变换信息。这些含有高变化信息的编码在显示的消隐时期内被送出。解码器可以唯一确定地识别这些高变换码，ＰＬＬ可以利用这些确定的信号作为相位校正的参考信号。
２．２．３ Ｔ．Ｍ．Ｄ．Ｓ．编码与解码算法
深入理解、灵活运用并实现这些先进的算法是芯片制造厂商最关心的问题。本文从使用者的角度出发，以实用为原则对编码及解码算法进行分析。
从图３中可以看出，实际应用时最关心的行同步、场同步信号作为控制信息在蓝基色Ｂｌｕｅ７０被编码器编码发送；其他通道的控制信号ＣＴＬ０３或ＣＴＬ０９都应接逻辑０，其中ＣＴＬ０可以提供用户使用，但有严格使用条件，非不得不用的情况下推荐接逻辑０。
Ｔ．Ｍ．Ｄ．Ｓ．的每一条通道都由连续输出的１０ｂｉｔ串行编码驱动。在显示的消隐５ＤＥ＝０时间段内编码器输出四个特定编码，详见图４，也就是前面所说的可被解码器唯一确定识别的四个编码。在ＤＥ＝１时编码过程分为两个阶段，第一阶段对８ｂｉｔ的象素数据进行最小变换生成９ｂｉｔ的最小变化码，其中最低有效位与象素数据的最低有效位相同，第９位为变换方式标志位：０表示对象素数据进行异或非ＸＮＯＲ变换，１表示进行异或ＸＯＲ变换；第二阶段生成１０ｂｉｔ的直流平衡码：如果上一次编码传输了过多的１且将要传输编码中１比０多，则将此次编码的低８位取反并在第１０位置１，否则，将不作处理，直接传输。
每一条Ｔ．Ｍ．Ｄ．Ｓ．链路中含有与３个编码器对应的３个解码器。Ｔ．Ｍ．Ｄ．Ｓ．的解码算法相对简单一些。由于在消隐时间内传输了特定的四个编码，解码器可以判断ＤＥ的逻辑状态，若ＤＥ＝０，则直接将对应的控制信号组合状态送出。若ＤＥ＝１，则根据第１０位的情况决定低８位是否进行取反，根据第９位的信息决定对编码进行的变化方式：为１，进行ＸＯＲ（异或）变换为０，进行ＸＮＯＲ（异或非）变换。在象素数据有效期间，行、场同步以及控制信息ＣＴＬＸ均保持恒定。通过上述解码过程，行同步和场同步信号由蓝基色通道解调出来，结合另外两个通道解调出来的绿基色和红基色，就可以进行视频信息的数字方式显示了。
图５是Ｔ．Ｍ．Ｄ．Ｓ．的链路时序关系，其中ｔＢ是对消隐信号持续时间的要求，要求ｔＢ≥１２８ＴｐｉｘｅｌＴｐｉｘｅｌ为象素时钟周期。ｔＥ和ｔＲ分别是编码和解码延迟时间，一般小于６４Ｔｐｉｘｅｌ。
图5 T.M.D.S.的链路时序关系
３ ＤＶＩ接口应用指南
ＤＶＩ接口提供了强大的数据传输率，其链路工作频率很高，所以对器件的供电电压、连接电缆的特性阻抗以及终端接插件的电气特性都有非常严格和详细的规定。这些都是ＤＶＩ相关器件厂商要严格遵循的技术指标。
表１给出了实际应用最为关心的五个工作参数，其他参数的详细解释见文献。表２给出了ＤＶＩ接口插头信号线的定义。其中的ＤＤＣ通道用于设备制造商向主机提供产品信息，这使ＤＶＩ接口应用锦上添花。制造者可以在显示设备中固化一段除设备本身特性参数以外的信息，结合计算机操作系统，使系统识别设备的特征编号，从而达到保护自己产品产权的目的。当然，如果设计者不提供ＤＤＣ信息，计算机操作系统就会把当前的显示设备当成标准显示设备来驱动。
表1 推荐DVI工作参能
| 工作电压 | 3.3V，±5% |
| 传输阻抗 | 50Ω，±10% |
| 输入差分信号范围 | 150mV≤Vidiff≤1200mV |
| 最大差分电压 | 1560mV |
| 工作温度范围 | 0℃～70℃ |
表2 DVI接口引脚信号
| 引 脚 | 信 号 | 引 脚 | 信 号 |
| 1 | T.M.D.S. Data2 - | 13 | T.M.D.S. Data3 + |
| 2 | T.M.D.S. Data2 + | 14 | +5V电源线 |
| 3 | T.M.D.S. Data2/4屏蔽线 | 15 | 地线（+5V，同步信号） |
| 4 | T.M.D.S. Data4 - | 16 | 热插拔探测端 |
| 5 | T.M.D.S. Data4+ | 17 | T.M.D.S. Data0 - |
| 6 | DDC时钟线 | 18 | T.M.D.S. Data0 + |
| 7 | DDC数据线 | 19 | T.M.D.S. Data0/5屏蔽线 |
| 8 | 模拟，场同步信号线 | 20 | T.M.D.S. Data5 - |
| 9 | T.M.D.S. Data1 - | 21 | T.M.D.S. Data5 + |
| 10 | T.M.D.S. Data1 + | 22 | T.M.D.S. Clock屏蔽线 |
| 11 | T.M.D.S. Data1/3屏蔽线 | 23 | T.M.D.S. Clock + |
| 12 | T.M.D.S. Data3 - | 24 | T.M.D.S. Clock - |
| C1 | 模拟红基色 | C4 | 模拟行同步信号 |
| C2 | 模拟绿基色 | C5 | 模拟地（R，C，B） |
| C3 | 模拟蓝基色 |
目前，世界上几大电子芯片制造厂商都提供ＤＶＩ接口芯片， ＴＩ、ＡＤＩ、Ｓｉｌｉｃｏｎ Ｉｍａｇｅ等公司均提供不同性能参数的ＤＶＩ发送或接收芯片，读者可以到相应的网站查询更详尽的信息。
本文从计算机显示技术的发展背景入手，详细解释和分析了ＤＶＩ视频标准。从方便实用、便于读者理解的角度与原则出发，直接针对实际应用中最为关心的编码解码算法、行同步场同步信号的提取、数据传输的时钟与同步问题、数据传输及恢复过程的时序要求等问题，简要介绍了ＤＤＣ－显示数据通道的用途。
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作者：佚名
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