低功耗模拟前端电路设计
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增大字体图３所示是ＭＡＸ５８６５工作在ＴＤＤ模式的应用电路，该方案提供了完整的８０２．１１ｂ射频前端解决方案。由于ＭＡＸ５８６５的ＤＡＣ采用共模电压为１．４Ｖ的全差分模拟输出，而ＡＤＣ具有较宽的输入共模范围，可以直接与ＲＦ收发器接口，因此可省去电平转换电路所需要的分立元件和放大器。同时，由于内部产生共模电压免除了编码发生器的电平偏移或由电阻电平偏移引起的衰减，ＤＡＣ保持了全动态范围。ＭＡＸ５８６５的ＡＤＣ具有１ＶＰ－Ｐ满量程范围，可接受ＶＤＤ／２ ±２００ｍＶ的输入共模电平。由于可以省去分立的增益放大器与电平转换元件，因此简化了ＲＦ正交解调器与ＡＤＣ之间的模拟接口。
３ 设计注意事项
３．１ 系统时钟输入(ＣＬＫ)
ＭＡＸ５８６５芯片的ＡＤＣ与ＤＡＣ共享同一ＣＬＫ输入，该输入接受由ＯＶＤＤ设定的ＣＭＯＳ兼容信号电平，范围为１．８Ｖ至ＶＤＤ。由于器件的级间转换取决于外部时钟上升沿和下降沿的重复性，因此，设计时应采用具有低抖动、快速上升和下降（＜２ｎｓ）的时钟。特别是在时钟信号的上升沿进行采样时，其上升沿的抖动更应尽可能地低。任何明显的时钟抖动都会影响片上ＡＤＣ的ＳＮＲ性能。
实际上，欠采样应用对时钟抖动的要求更严格，由于此时有可能将时钟输入作为模拟输入对待，因此，布线时应避开任何模拟输入或其它数字信号线。ＭＡＸ５８６５的时钟输入工作在ＯＶＤＤ／２电压阈值下，能接受５０％±１５％的占空比。
３．２ 基准配置
ＭＡＸ５８６５内部具有精密的１．０２４Ｖ内部带隙基准，该基准可在整个电源供电范围与温度范围内保持稳定。在内部基准模式下，ＲＥＦＩＮ接ＶＤＤ时的ＶＲＥＦ是由内部产生的０．５１２Ｖ。ＣＯＭ、ＲＥＦＰ、ＲＥＦＮ均为低阻输出，电压分别为ＶＣＯＭ＝ＶＤＤ／２、ＶＲＥＦＰ＝ＶＤＤ／２＋ＶＲＥＦ／２、ＶＲＥＦＮ＝ＶＤＤ／２－ＶＲＥＦ／２。分别用０．３３μＦ电容作为ＲＥＦＰ、ＲＥＦＮ与ＣＯＭ引脚的旁路电容，并用０．１μＦ电容将ＲＥＦＩＮ旁路到ＧＮＤ。
在外部基准模式下，在ＲＥＦＩＮ引脚一般应施加１．０２４Ｖ±１０％的电压。该模式下，ＣＯＭ、ＲＥＦＰ与ＲＥＦＮ均为低阻输出，电压分别为ＶＣＯＭ＝ＶＤＤ／２、ＶＲＥＦＰ＝ＶＤＤ／２＋ＶＲＥＦ／４、ＶＲＥＦＮ＝ＶＤＤ／２－ＶＲＥＦ／４。可分别用０．３３μＦ电容作为ＲＥＦＰ、ＲＥＦＮ与ＣＯＭ引脚的旁路电容，并用０．１μＦ电容将ＲＥＦＩＮ旁路到ＧＮＤ。在该模式下，ＤＡＣ的满量程输出电压和共模电压均与外部基准成正比。例如，若ＶＲＥＦＩＮ增加１０％（最大值），则ＤＡＣ的满量程输出电压也增加１０％或达到±４４０ｍＶ，同时共模电压也将增加１０％。
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３．３ 输入／输出耦合电路
通常，ＭＡＸ５８６５在全差分输入信号下可提供比单端信号更好的ＳＦＤＲ与ＴＨＤ性能，尤其是在高输入频率的情况下。在差分模式下，当输入ＩＡ＋、Ｉ-Ａ－、ＱＡ＋、ＱＡ－对称时，偶次谐波会更低，并且每路ＡＤＣ输入仅需要单端模式信号摆幅的一半。而通过非平衡变压器可为单端信号源至全差分信号的转换提供出色的解决方案，并可获得极佳的ＡＤＣ性能。当然，在没有非平衡变压器的情况下，也可以使用运放来驱动ＭＡＸ５８６５的ＡＤＣ，此时，ＭＡＸＩＭ公司的ＭＡＸ４３５３／ＭＡＸ４４５４等运放便可提供高速、带宽、低噪声与低失真性能，以保持输入信号的完整性。
３．４ 线路板布线
ＭＡＸ５８６５需要采用高速电路布线设计技术，电路布局可以参考ＭＡＸ５８６５评估板数据资料。所有旁路电容应尽可能靠近器件安装，并与器件位于电路板的同侧，同时应该选用表贴器件以减小电感。可用０．１μＦ陶瓷电容与２．２μＦ电容并联，以将ＶＤＤ旁路到ＧＮＤ；也可用０．１μＦ陶瓷电容与２．２μＦ电容并联将ＯＶＤＤ旁路到ＯＧＮＤ；同时分别用０．３３μＦ陶瓷电容将ＲＥＦＰ、ＲＥＦＮ与ＣＯＭ旁路到ＧＮＤ；而用０．１μＦ电容将ＲＥＦＩＮ旁路到ＧＮＤ。
通过具有独立地平面与电源平面层的多层板可以获得最佳的信号完整性。模拟地(ＧＮＤ)与数字输出驱动地(ＯＧＮＤ)应采用独立的地平面，并分别与器件封装上的物理位置相匹配，ＭＡＸ５８６５裸露的背面焊盘接到ＧＮＤ平面，两个地平面应单点相连，以使噪声较大的数字地电流不会影响模拟地平面。两个地平面之间空隙上的一点通常是单点共地的最佳位置，可以用一个低阻值的表贴电阻(１Ω至５Ω)、磁珠或直接短路来完成该连接。如果该地平面与所有噪声较大的数字系统地平面如后续输出缓冲器或ＤＳＰ地平面充分隔离，也可以使所有接地引脚共享同一个地平面。此外，高速数字信号布线应远离敏感的模拟信号布线，以确保模拟输入与相应的转换器隔离，减小通道间的串扰。同时应确保所有信号引线尽可能短，并应避免９０°转角。
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作者：佚名
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