高速DSP数据采集的信号完整性问题

允许的情况下，增加转态较频繁的信号之上升时间。

改善互感所产生的串扰，惟有减少流经互感的电流所形成的回路面积才是较为简易可行的办法。可以借助降低导线与接地平面之间的距离，减小并行信号长度，缩短信号层与平面层的间距，增大信号线间距等措施，来减少两导线的互感量。

２．３　改善反射

反射是产生干扰的几个重要来源之一。为改善因线路的阻抗不匹配而造成反射的现象，可以选择采用“布线拓扑”和“终端技巧”的办法。

利用适当的布线拓扑法来改善反射现象，通常不需要增添额外的电子组件（例如，终端电阻或者钳位二极管）。常见的布线拓扑法有４种，分别是树状法、菊链法、星状法和回路法，如图１所示。其中树状法是最差的布线法，它所造成的反射量最大，额外的负载效应和振铃现象都需要加费心来处理；就“反射”的观点，菊链法是较佳的布线法。菊链法相当适合于地址或者数据总线以及并联终端的布线，基本上是没有分支旁路的。星状法适合串联终端的布线，但条件是输出缓冲器（驱动器）必须是低输出阻抗以及具有较高的驱动能量。回路法基本上与菊链法类似，但是回路法会耗费较多的回路面积，对于共模噪声的免疫能力较差。

除了布线拓扑法，为克服反射现象的干扰，“终端技巧”是最有效的方法。传输线的特性阻抗一般是定值。对于ＣＭＯＳ电路而方，信号的驱动端的输出阻抗比较小，为几十Ω，而接收端的输入阻抗比较大。可以在信号最后的接收端匹配一个电阻（在接收端并联一个电阻），这样匹配和接收端并联的结果就可以和传输线的特性阻抗相匹配了，信号的性能得到了比较好的改善。终端技巧的目的旨在提供一个完全阻抗匹配的传输线环境以及保持电位的稳定。
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３　高速ＤＳＰ系统的信号完整性分析

下面结合一个实际的ＤＳＰ高速图像数据采集系统，阐述一下信号完整性问题的产生以及具体的解决方案。

整个ＤＳＰ数据采集系统由三部分构成：模拟前端ＣＣＤ数据采集板、ＣＣＤ控制板和数据处理主控制ＤＳＰ板。处理后的数据通过ＵＳＢ2.0接口传入上行ＰＣ机，如图２所示。

模拟前端ＣＣＤ数据采集板由ＣＣＤ扫描器件、模数转换器件Ａ／Ｄ构成。光源照射到称之为ＣＣＤ（ＣhargeCoupled Device，电荷耦合器件）的光敏元件上实现光电转换。由于要扫描的胶片上不透明的区域透射的光较少，透明的区域透射的光较多，而ＣＣＤ器件可以检测图像上不同区域透射的不同强度的光。ＣＣＤ扫描器件将胶片扫描，并将ＲＧＢ三色信号分别变成三路模拟信号送到Ａ／Ｄ进行采样，转换成ＲＧＢ数字信号，供后续处理板处理。

模数转换器件Ａ／Ｄ的采样精度、对采样信号的抗噪声处理，都影响到采集信号的完整性，直接影响后续处理板的处理效果。我们采用的Ａ／Ｄ是１６位１５Ｍsps的Ａ／Ｄ转换器，主要对ＣＣＤ采集的三色电平信号采样成数字信号。有三个输入通道，分别对应ＣＣＤ器件的Ｒ、Ｇ、Ｂ信号输出。每个通道都由输入ＣＬＡＭＰ、双校正采样器ＣＤＳ、偏移ＤＡＣ和可编程的增益放大器ＰＧＡ构成。这样就复合成了一个高效的１６位Ａ／Ｄ转换器，在精度上可以满足要求。同时，为了减少ＣＣＤ在采样模拟信号时把外界的噪声耦合到系统，在电路设计上采用光电耦合器件对ＲＧＢ三路信号进行隔离。

ＣＣＤ控制板以ＣＰＬＤ为核心。ＣＰＬＤ接收ＤＳＰ的控制信号，产生相应的控制总线和数据总线，控制ＣＣＤ采集板同ＤＳＰ板进行握手方式传输数据。这部分采用异步方式工作，速率可以通过可编程的等待周期和器件的应答信号来实现，容易达到信号的完整性要求。

数据处理主控制ＤＳＰ板，是整个数据采集系统的核心，负责对数字信号作校正处理，并通过ＵＳＢ2.0接口将图像数据上传给计算机。系统由ＡＤＳＰ２１１６１、ＣＰＬＤ　ＥＰＭ７１２８ＡＥ、１６位的ＳＤＲＡＭ、Ｆlash芯片ＡＭ２９Ｆ０４０、ＵＳＢ接口控制器ＣＹ７Ｃ６８０１３构成，如图３所示。由于系统工作在很高的时钟频率上，所以这部分的信号完整性问题就显得十分重要了。

主控制ＤＳＰ板中不仅有高速部分，也有异步的低速部分，所以要对系统进行侵害。分割的目的是要重点保护高速部分。ＤＳＰ与ＵＳＢ２.０控制芯片、ＳＤＲＡＭ接口是同步高速接口，对它的处理是保证信号完整性的关键；与Ｆlash、ＣＰＬＤ接口采用异步接口，速率可以通过可编程的等待周期和硬件应答信号来实现，容易达到信号的完整性要求。

高速设计部分要求信号线尽量短，尽量靠近ＤＳＰ器件。但是，如果将ＤＳＰ的信号线直接接到所有的外设上，一方面ＤＳＰ的驱动能力可能达不到要求，另一方面由于信号布线长度的急剧增加，必然会带来严重的信号完整性问题。所以，在该系统中具体的处理办法是，将高速器件与异步低速器件进行隔离。在这里采用７４ＬＳ２４５实现数据隔离，利用准确的选择逻辑将不同类型数据分开。用７４ＬＳ２４４构成地址隔离，同时还增加了ＤＳＰ的地址驱动能力。这种解决方案可以缩短高速信号线的传输距离，以达到信号完整性的要求。
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    另外，解决好系统内信号的阻抗匹配，防止信号的反射、串扰噪声等问题，这时ＤＳＰ系统正常工作的基本条件之一。ＤＳＰ电路传输阻抗应与芯片Ｉ／Ｏ脚的输出阻抗匹配。不匹配会引起信号反射，结果可能造成逻辑混乱。传输线越长，影响越大。通常采样串接电阻来改善传输线的阻抗匹配，信号引线长度应尽量小于１５cm。对于长度超过１５cm的引线，在驱动端（源端）和目的端应串接３３Ω的匹配电路，避免由于信号反射引起干扰。在工程实践中，我们还采用在接收端接一个上拉电阻，以改善系统的驱动能力。这是考虑到芯片的高电平驱动能力较差，通过外接电压加以补偿。

最后，解决ＤＳＰ系统的电源配置和电源装置的传导干扰。我们采用的ＡＤＳＰ２１１６１是ＡＤＳＤＰ　ＳＨＡＲＣ系列ＤＳＰ处理器，对系统供电电源的要求都比较严格，电源的抖动范围不超过５％。芯片内核电压为2.5V，芯片Ｉ／Ｏ口部分采用3.3V供电，而片外的一些常规集成电路又采用５Ｖ供电。系统采用多种电压供电无疑增加了各种电压之间的串扰。其中，模拟电源ＡＶＤＤ为ＤＳＰ的时钟产生器ＰＬＬ供电，要求比较稳定的电源，纹波干扰比较小。因为，我们采用磁珠和电容相结合的高质量滤波网络对电源ＡＶＤＤ滤波。这里的磁珠和电容对电源纹波有明显的抑制使用。磁珠在某些高频区域内，其阻抗急剧上升，从而在特定的频率区域可获得较好的衰减效果，而对ＤＳＰ的信号传输不会产生影响。该滤波网络应尽量靠近芯片引脚。为了避免噪声干扰，模拟地布线还要求尽可能粗。

结语

本文分析了高速电路设计中的信号完整性问题，提出了保证信号完整性的一些措施，并结合一个ＤＳＰ数据采集系统，具体分析了实现信号完整性的方法。该系统现已调试通过。实践证明，以上保证信号完整性的措施是必要而且正确的。

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