高速PCB设计中的时序分析及仿真策略
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增大字体为了成功地将数据锁存到器件内部，数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存，这段时间称为保持时间。在公共时钟总线中，接收端缓冲器利用第二个时钟边沿锁存数据，同时在驱动端把下一个数据锁存到数据发送端。因此为了满足接收端保持时间，必须保证有效数据在下一个数据信号到达之前锁存到接收端触发器中，这就要求接收时钟ＣＬＫＡ的延时要小于接收数据信号的延时。由图１中的时序关系图中，可以得到时钟ＣＬＫＡ的延时：
ＴＣＬＫＡ＿ＤＥＬＡＹ＝ＴＣＯ＿ＣＬＫＡ＋Ｔｆｌｔ＿ＣＬＫＡ
而数据延时：
ＴＤＡＴＡ＿ＤＥＬＡＹ＝ＴＣＯ＿ＣＬＫＢ＋Ｔｆｌｔ＿ＣＬＫＢ＋ＴＣＯ＿ＤＡＴＡ＋Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ
若要满足数据的保持时间，则必须有：
ＴＤＡＴＡ＿ＤＥＬＡＹ＿ＭＩＮ－ＴＣＬＫＡ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｈｏｌｄ－Ｔｍａｒｇｉｎ＞０
展开、整理并考虑时钟抖动Ｔｊｉｔｔｅｒ等因素，可得如下关系：
(ＴＣＯ＿ＣＬＫＢ＿ＭＩＮ－ＴＣＯ＿ＣＬＫＡ＿ＭＡＸ)＋(Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ)＋ＴＣＯ＿ＤＡＴＡ＿ＭＩＮ＋Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ－Ｔｈｏｌｄ－Ｔｍａｒｇｉｎ－Ｔｊｉｔｔｅｒ＞０２
式（２）中，第一个括号内仍然是时钟芯片ＣＬＯＣＫ ＢＵＦＦＥＲ输出时钟之间的最大相位差；第二个括号内继续可以理解为时钟芯片输出的两个时钟ＣＬＫＡ、ＣＬＫＢ分别到达ＲＥＣＥＩＶＥＲ和ＤＲＩＶＥＲ的最大延时差；要满足数据的保持时间，实际可调整的部分也只有两项，即Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ和Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ。单从满足保持时间的角度而言，Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ和Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ应尽可能大，而Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ则要尽可能小。也就是说，若欲满足保持时间，就要使接收时钟早点来，而数据则要晚点无效（ｉｎｖａｌｉｄ）。
为了正确无误地接收数据，必须综合考虑数据的建立时间和保持时间，即同时满足（１）式和（２）式。分析这两个不等式可以看出，调整的途径只有三个：发送时钟延时、接收时钟延时和数据的延时。调整方案可这样进行：首先假定发送时钟延时严格等于接收时钟延时，即Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ＝０和Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ＝０（后文将对这两个等式的假设产生的时序偏差进行考虑），然后通过仿真可以得出数据的延时范围，如果数据延时无解则返回上述两个等式，调整发送时钟延时或接收时钟延时。下面是宽带网交换机中ＧＬＩＮＫ总线公共时钟同步数据收发的例子：首先假定发送时钟延时严格等于接收时钟延时，然后确定数据的延时范围，代入各参数，（１）和（２）式分别变为：
１．５－Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｍａｒｇｉｎ＞０
０．５＋Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ－Ｔｍａｒｇｉｎ＞０
在不等式提示下，结合ＰＣＢ布局实际，确定Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ＜１．１；Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ ＞－０．１，剩下０．４ｎｓ的余量分配给了两个时钟的时差和Ｔｍａｒｇｉｎ。在ＳＰＥＣＣＴＲＡＱＵＥＳＴ中提取拓扑并进行信号完整性仿真，进而确定各段线长及拓扑结构。对此结构（共１２种组合）进行全扫描仿真，得到Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ＝１．０８２５ Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ ＝－０．０８３５００４，符合确定的１．１和
－０．１的范围指标。由此可以得出ＧＬＩＮＫ总线数据线的约束规则：①匹配电阻到发送端的延时不应大于０．１ｎｓ；
②数据线必须以０．１ｎｓ进行匹配，即每个数据线都必须在０．６５ｎｓ～０．７５ｎｓ之间。有了上述的约束规则就可以指导布线了。
下面再考虑硬性规定Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ＝０和Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ＝０带来的影响。事先约束发送时钟和接收时钟完全等长（在实际操作中以０．０２ｎｓ进行匹配）在ＣＡＤＥＮＣＥ环境下，进行时钟仿真，得到结果：｜Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ｜＜０．２和｜Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ｜＜０．２。可见留给Ｔｍａｒｇｉｎ的余量为０．２ｎｓ。
最终的仿真结果是：① 匹配电阻到发送端的延时不应大于０．１ｎｓ；②数据线以０．１ｎｓ进行匹配，即每个数据线都必须在０．６５ｎｓ～０．７５ｎｓ之间；③发送时钟和接收时钟以０．０２ｎｓ匹配等长；④Ｔｍａｒｇｉｎ＝０．２ｎｓ。有了上述拓扑结构样板和约束规则就可以将ＳＰＥＣＣＴＲＡＱＵＥＳＴ或ＡＬＬＥＧＲＯ导入到ＣＯＮＳＴＲＡＩＮＳ ＭＡＮＡＧＥＲ中。当这些设计约束规则设置好后，就可以利用自动布线器进行规则驱动自动布线或人工调线。
图3 仿真波形
２ 源同步时序关系及仿真实例
所谓源同步就是指时钟选通信号ＣＬＫ由驱动芯片伴随发送数据一起发送，它并不象公共时钟同步那样采用独立的时钟源。在源同步数据收发中，数据首先发向接收端，经稍短时间选通时钟再发向接收端用于采样锁存这批数据。其示意图如图２所示。源同步的时序分析较公共时钟同步较为简单，分析方法很类似，下面直接给出分析公式：
建立时间：Ｔｖｂ＿ｍｉｎ＋(Ｔｆｌｔ＿ｃｌｋ＿ｍｉｎ－Ｔｆｌｔ＿ｄａｔａ＿ｓｅｔｔｌｅ＿ｄｅｌａｙ＿ｍａｘ)－Ｔｓｅｔｕｐ－Ｔｍａｒｇｉｎ＞０
保持时间：Ｔｖａ＿ｍｉｎ＋(Ｔｆｌｔ＿ｄａｔａ＿ｓｗｉｔｃｈ＿ｄｅｌａｙ ｍｉｎ－Ｔｆｌｔ＿ｃｌｋ ＿ｍａｘ)－Ｔｈｏｌｄ－Ｔｍａｒｇｉｎ＞０
其中，Ｔｖｂ为驱动端的建立时间，表示驱动端数据在时钟有效前多少时间有效；Ｔｖａ为发送端的保持时间，表示驱动端数据在时钟有效后保持有效的时间；其他参量含义同前。下面以通信电路中很常见的ＴＢＩ接口为例介绍源同步时序分析及仿真过程。ＴＢＩ接口主要包括发送时钟和１０ｂｉｔ的发送数据、两个接收时钟和１０ｂｉｔ接收数据。ＲＢＣ０、ＲＢＣ１为两个接收时钟，在千兆以太网中，这两个时钟频率为６２．５ＭＨｚ，相差为１８０°，两个时钟的上升沿轮流用于锁存数据。根据数据手册的时序参数，代入上式可得：
２．５＋Ｔｆｌｔ＿ｃｌｋ ＿ｍｉｎ－Ｔｆｌｔ＿ｄａｔａ＿＿ｓｅｔｔｌｅ＿ｄｅｌａｙ＿ｍａｘ－１－Ｔｍａｒｇｉｎ＞０
１．５＋Ｔｆｌｔ＿ｄａｔａ＿＿ｓｗｉｔｃｈ＿ｄｅｌａｙ ｍｉｎ－Ｔｆｌｔ＿ｃｌｋ ＿ｍａｘ－０．５－Ｔｍａｒｇｉｎ＞０
仿照前述分析方法：假设时钟、数据信号线的飞行时间严格相等，即时钟和数据完全匹配，然后分析它们不匹配带来的影响。上式变为
１．５－Ｔｍａｒｇｉｎ＞０
１－Ｔｍａｒｇｉｎ＞０
可见，无论是建立时间还是保持时间都有很大的余量。经过仿真，发现数据和时钟完全匹配等长（以０．０２ｎｓ匹配为例），仍有０．３ｎｓ的差别，即，
Ｔｆｌｔ＿ｃｌｋ＿ｍｉｎ－Ｔｆｌｔ＿ｄａｔａ＿ｓｅｔｔｌｅ＿ｄｅｌａｙ＿ｍａｘ＜０．３
Ｔｆｌｔ＿ｄａｔａ＿ｓｗｉｔｃｈ＿ｄｅｌａｙ ｍｉｎ－Ｔｆｌｔ＿ｃｌｋ＿ｍａｘ＜０．３
取Ｔｍａｒｇｉｎ＝０．５ｎｓ得到时钟和数据的匹配为０．２ｎｓ，即数据和时钟的长度匹配不应超过０．２ｎｓ。
在实际仿真中首先就时钟和数据的信号完整性进行分析仿真，通过适当的端接匹配得到较好的接收波形。图３是一组无源端匹配和有源端匹配时钟线的不同仿真波形比较，从中可以看出首先进行信号完整性仿真的必要性。
在公共时钟同步中，数据的发送和接收必须在一个时钟周期内完成。同时器件的延时和ＰＣＢ走线的延迟也限制了公共时钟总线的最高理论工作频率。故公共时钟同步一般用于低于２００ＭＨｚ～３００ＭＨｚ的传输速率，高于这个速率的传输，一般应引入源同步技术。源同步技术工作在相对的时钟系统下，采用数据和时钟并行传输，传输速率主要由数据和时钟信号间的时差决定，这样可以使系统达到更高的传输速率。笔者通过对宽带以太网交换机主机和子卡板进行信号完整性分析、时序分析及其仿真，大大缩短了产品的设计周期，通过分析仿真有效地解决了高速设计中出现的信号完整性、时序等方面的问题，充分保证了设计的质量和设计速度，真正做到了ＰＣＢ板的一次通过。主板和子卡板目前已经通过调试，并顺利转产。
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作者：佚名
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