智能网络设备开发中的硬件设计
最后,堆的大小一定要考虑,堆的大小会有很多职能,如对每一个Socket连接分配内存。具体的例子,如NET+OS中,每一个Socket连接需要大约400字节。在这种情况下,通常用将执行文件大小加倍的方案来确定RAM的大小。
5 执行、访问和速度
在Flash中执行,对许多低端应用来说并不坏。如一个简单的串口到以太网的网关设备,在Flash中运行通常不需要性能上的补偿。有一些处理器,如NET+ARM,可以利用内部产生的与Flash相关的信号来获得效率。例如,对于一个16位的AMD Fash设备,Flash的片选可以接地,从而在100%的时间内,它都是活动的。当电源可以承担这样的消耗,此特性可以提高Flash的效率。写使能和输出使能信号可以直接从处理器得到。例如,NET+ARM处理器有5个可用的片选。一个普通的写使能和输出使能存在于内存外设中。片选0通常用于Flash。我们不将NET+ARM的片选0接到Flash上,也就是不用NET+ARM的片选0的输出使能和写使能。与此对应,将Flash上的片选使能接地,而同时写使能和输出使能用NET+ARM的26、27地址线来驱动。这样,数据有效是依赖输出使能而不是片选使能。从而,就可以绕过与Flash设备相关的几个慢速访问周期。
除了理解不同的类型和内存需求,找到正确的内存大小依赖于内存允许的访问时间。内存速度直接影响传输率性能,而传输率直接影响到处理器能处理多少数据。内存慢导致取指令慢,接着就降低了整个产品效率。理解这些产品需求中的依赖性对建造一个嵌入式产品是必不可少的。要理解内存速度的需求,需要对NET+ARM了解得更详细一些。NET+ARM的系统周期在它的总线主控制者之间共享。也就是说,系统时钟周期在ARM7内核和内部10通道的DMA控制器之间分享。在这样的设计中,ARM内核每得到一个时钟周期,DMA也同样得到一个时钟周期,在将总线交回下一个控制者之间,总线主控制者被允许可以突发至4个长字。
下一个较关键的性能是时钟速度。NET+ARM通常使用33MHz的时钟。这样就给它的处理时间差据周期的单位数,将结果乘上30ns,再将所得结果乘2,就得到了整个系统时钟周期的时间。请注意每一个总线控制者都可以突发至4个字长或16个字节。整个系统周期基本上是ARM、DMA1、ARM、DMA2,依次类推。我们看一下DMA通道1(以太网接收通道),可以简单地将每个系统周期移动16个字节转换成每秒多少兆字节。
除了Flash,附加的NVRAM有时会被忽略。许多RTOS广商推荐使用一些如EEPROM的小型NVRAM设备来存储配置信息。为了增强易用性,NetSilicon推荐用EEPROM来保存如MAC地址、序列号、IP地址一类的设备配置。当产品的IP地址或配置设定被改动时,程序可以简单地将新的值写到EEPROM中,而不需要保存配置信息的Flash的该扇区重新擦写。由于需要的EEPROM的容量通常较小,使用的NVRAM设备也是小设备。在NetSilicon公司的NET+ARM开发包中,有针对MAC地址、IP配置、序列号的程序。利用这些工具可以大大地节省时间和开发精力。
板级部件之间的通信有一个通用的机制是内存映射。处理器通常有一个系统总线,由地址和数据总线组成,它们都会被用来与外设进行通信。内存,如Flash和SDRAM,一般会驻留在处理器的系统总线上。其它的外围部件,如FPGA、LCD显示、编码器、其它类型的设备等,也会需要添加到这个总线上。
这一类型的实现通常有2个原因:效率和易用性。与许多其它类型的接口比较,系统总线上的效率是非常重要的。需要慎重考虑的是,究竟是何种其它外设是通过系统总线进行通信的。如果有许多高带宽的部件要进行通信,那么总线争用就会出现。从易用性角度出发,所有系统总线上的设备基本上类似于内存。使用智能的内存处理器,可以使得应用的硬件之间的通信容易得如同访问一内存区。
缓存的概念,就是检查每一次内存访问,看它是否在缓冲区中。如果不是,一个常规的内存访问会进行。如果该地址出现在在缓冲区中,指令或数据会直接在缓存中存取,而不需要尝试总线来进行外部的访问。这样一来,DMA控制器就可以继续使用总线而ARM内核直接从缓存控制器中取得指令。
6 其它网络因素
以太网通信所需的包含MAC、PHY、1个电压转换器和1个连接器。选择一个集成了MAC的处理器是非常有益处的,因为许多设计部件减少了。
在有外部MAC的情况下,有时附加的内存是需要的。通过集成MAC,系统的成本也会跟着降低。MAC的主要任务包括处理以太网上的冲突情况。当侦测到一个冲突时,MAC会将包放入发送单元,一直到将包发送出去为止。
许多应用为了与其它外设进行通信,既需要内部接口,也需要外部接口。内部接口