高速数字系统中的信号完整性及实施方案

3 DSP系统中信号完整性的实例

在正交频分复用OFDM调制解调系统中，时钟率高达167MHz，时钟沿时间为0.6ns，系统构成中有TMS320C6701 DSP以及SBSRAM、SDRAM、FIFO、FLASH和FPGA（如图4所示）。其中FIFO采用异步FIFO，主要用作与前端接口的数据缓存；DSP的DMA高速地将数据搬移到SBSRAM或者SDRAM中；DSP处理完数据由多通道缓冲串口（MCBSP）将BIT流输出到FPGA中进行解码处理。由于系统工作在很高的时钟频率上，所以系统的信号完整性问题就显得十分重要。

首先对系统进行分割，系统中不仅有高速部分，也有异步的低速部分，分割的目的是要重点保护高速部分。DSP与SBSRAM、SDRAM接口是同步高速接口，对它的处理是保证信号完整性的关键；与FIFO、FLASH、FPGA接口采用异步接口，速率可以通过寄存器进行设置，信号完整性要求容易达到。高速设计部分要求信号线尽量短，尽量靠近DSP。如果将DSP的信号线直接接到所有的外设上，一方面DSP的驱动能力可能达不到要求，另一方面由于信号布线长度的急剧增加，必然会带来严重的信号完整性问题。所以，在该系统中体体的处理办法是将高速器件与异步低速器件进行隔离（如图4所示），在这里采用TI的SN74LVTH162245实现数据隔离，利用准确的选通逻辑将不同类型数据分开；用SN74ALB16244构成地址隔离，同时还增强了DSP的地址驱动能力。这种解决方案可以缩短高速信号线的传输距离，以达到信号完整性的要求。

其次是对系统中高速时钟信号与关键信号进行完整性设计。与SBSRAM接口的时钟高达16MHz，与SDRAM接口的时钟高达80MHz，时钟信号传输处迟大小和信号质量的优劣将直接关系到系统的定时是滞准确。在设计布局布线时，总是优考虑这些重要的时钟线，即通过规划时钟线，使得时钟线的连线远离其它的信号线；连线尽量短，并且加上地线保护。本系统中由于要求大量存储器（使用了4片SDRAM），对于要求较高的同步时钟来说，如果采用星型布线，就很难保证时钟的扇出能力，而且还将导致PCB布线尺寸的增大，从而直接影响信号完整性。因此很有必要采用时钟缓冲器来产生4个同相的、延迟极小且一致的时钟，分别接到4片SDRAM上，这样不但增加了时钟信号的驱动能力，同时秀好地保证了信号完整性（如图5的所示）。对于其它的关键信号诸如FIFO的读写信号等，也应尽心设计。
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    第三点是解决信号的反射、串扰噪声问题。这一点在一高速系统中显得尤其重要，解决的办法是通过采用先进的EDA工具，选择正确的布线策略和端接方式，从而得到的理想的信号波形。在设计本系统时，基于IBIS模型，使用Hyperlynx进行设计前仿真。根据仿真结果，选择出最优的布线策略。图6为端接和未加端接的信号波形及串扰波形图，从图中可以看到端接对消除反射、振荡和串扰到了明显的作用。

最后是解决系统中的电源和EMI问题。首先一定要尽量减小系统中的各种电源之间的互相影响，如数字电源和模拟电源通常只在点处连接，且中间加磁珠滤波；还要选择合适的位置放置去耦电容，做到有效地旁路电源和地线上的反弹噪声；最后是在印制板的顶（TOP）层和底（BOTTOM）层大面积铺铜，用较多的过孔将这些地平面连接在一起，这些措施对解决EMI和电源噪声都能起到积极的作用。
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    该系统采用自顶向下的设计方案，首先进行系统级设计，将兼容的器件放置在相对集中的区域；然后进行重要信号的设计，保证在重要信号的设计规则下顺利布线；接下来用EDA软件辅助消除反射、串扰等噪声；最后进行电源和EMI软件。该系统现已调试通过，实践证明以上保证信号完整性的措施是必要而且正确的。

随着新工艺、新器件的迅猛发展，高速器件的应用变得越来越普遍，高速电路设计也就成了普遍需要的技术。信号完整性的分析在高速设计的作用举足轻重，只有解决好高速设计中的信号完整性，高速系统才能准确、稳定地工作。本文提出了若干保证信号完整性的方法和措施，并通过具体高速数字系统的设计和实现，验证了这些方法的可行性，仅供硬件工程师借鉴和参考。