基于CPLD的系统中I2C总线的设计
减小字体
增大字体２．２ ＩＰ核程序的编写
整个程序用ＶＨＤＬ语言编制，ＳＣＬ输出时钟的设计是基于ＣＬＫ输入时钟的６４分频的。程序由三个状态组成：开始（ＳＴＡＲＴ）、转换（ＳＨＩＦＴ）和应答（ＡＣＫ）。状态定义如下：
ｔｙｐｅ ｓｔａｔｅｓ ｉｓ ｓｔａｒｔｓｈｉｆｔａｃｋ
ｓｉｇｎａｌ ｍｙ＿ｓｔａｔｅｓ ｓｔａｔｅｓ
下面给出部分进程的源代码以供参考。
２．２．１开始信号的产生
ＰＲＯＣＥＳＳｃｌｋ
ｉｆ ｃｌｋ’ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’ ｔｈｅｎ
ＴＷＣＲ＜＝ＤＡＴＡＩＮ
ＳＣＬ＜＝‘１’
ｅｌｓｅ
ＴＷＣＲ＜＝ｏｔｈｅｒｓ＝＞‘０’
ｅｎｄ ｉｆ
ｉｆ ＴＷＣＲ＝“１０００００００” ｔｈｅｎ ——比较寄存器ＴＷＣＲ的开始
值设置（由用户决定）
ＳＴＲＢ＜＝‘１’
ｅｎｄ ｉｆ
ｉｆ ＳＴＲＢ＝‘１’ ｔｈｅｎ ——开始条件
ＩＮＴ＜＝ＩＮＴ＋“０００００１” ——ＩＮＴ为时钟脉冲计数
ｉｆ ＩＮＴ＜＝“０１１０００” ｔｈｅｎ ——产生ＳＤＡ的下降沿
ＳＤＡ＜＝‘１’
ｅｌｓｅ
ＳＤＡ＜＝‘０’
ｅｎｄ ｉｆ
ｉｆ ＩＮＴ＞＝“０１１１１０” ｔｈｅｎ ——ＳＴＲＢ归０，保证只产生
一次开始信号
ＳＴＲＢ ＜＝‘０’
ＩＮＴ＜＝“００００００”
ｅｎｄ ｉｆ
ｅｎｄ ｉｆ
等所有的初始化数据传输完毕后即产生停止信号，过程与上面相类似，在此省略。
２．２．２ 数据转换过程
数据转换过程采用移位传输，传输８位之后即进入应答状态。
ｗｈｅｎ ｓｈｉｆｔ＝＞
ｉｆ ｃｎｔ＝“０１００００” ｔｈｅｎ ——ｃｎｔ为ｃｌｋ脉冲计数，由
实际的时钟频率决定ｃｎｔ的值
ＣＯＵＮＴ＜＝ＣＯＵＮＴ＋“０００１” ——ＣＯＵＮＴ为数据移位个
数计数ＭＳＲ为移位寄存器
ＭＳＲ＜＝ＭＳＲ６ ｄｏｗｎｔｏ ０＆ｔｘｔａｇ
ｔｘｔａｇ＜＝‘０’
ｉｆ ＣＯＵＮＴ＝“１０００” ｔｈｅｎ
ｍｙ＿ｓｔａｔｅｓ＜＝ａｃｋ
ＴＡＣＫ＜＝‘１’ ——ＴＡＣＫ为应答标志位
ｅｌｓｅ
ＳＤＡ＜＝ＭＳＲ７
ｍｙ＿ｓｔａｔｅｓ＜＝ｓｈｉｆｔ
ＴＡＣＫ＜＝‘０’
ｅｎｄ ｉｆ
ｅｎｄ ｉｆ
图4 数据传输仿真波形 图5 SDA非应答时的仿真波形
２．２．３ 数据输入
一般情况下，Ｉ２Ｃ总线传输的数据要由外部ＲＯＭ或其它专门的数据存储区来存储，但在数据相对固定且数据量不是很大的情况下，可以将初始化的数据写在程序中，这样可减少频繁的数据交换，简化操作。ＡＤ９８８３的初始化数据就属于这种情况，可以通过检测应答信号来改变输入的值。程序如下：
ＰＲＯＣＥＳＳｃｌｋ ——数据输入
ｉｆ ｃｌｋ’ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’ ｔｈｅｎ
ＣＡＳＥ ａｃｋｉｎｔ ＩＳ ——ａｃｋｉｎｔ为应答计数，每应答
一次，输入改变一次
ｗｈｅｎ “０００００”＝＞ ＤＡＴＡＩＮ＜＝“１０００００００”
ｗｈｅｎ “００００１”＝＞ ＤＡＴＡＩＮ＜＝“０１０１００１０”
ｗｈｅｎ “０００１０”＝＞ ＤＡＴＡＩＮ＜＝“１１０１００００”
……
ｗｈｅｎ “１００１０”＝＞ ＤＡＴＡＩＮ＜＝“００００００００”
ｗｈｅｎ “１００１１”＝＞ ＤＡＴＡＩＮ＜＝“００００００００”
ｗｈｅｎ ｏｔｈｅｒｓ＝＞ ＤＡＴＡＩＮ＜＝“ＺＺＺＺＺＺＺＺ”
ＥＮＤ ＣＡＳＥ
ｅｎｄ ｉｆ
２．３ 仿真结果
把自主开发的ＩＰ核置于ＭＡＸ＋ＰＬＵＳ ＩＩ １０．０开发环境下，选用ＥＰＭ３１２８ＡＴＣ１００－１０器件，经过编译、调试与仿真，证明该程序符合设计要求。图４是模拟产生开始信号并传输两组二进制数据“１００１１００１”和“１０１０１０１０”（十进制表示为１５３和１７０）的仿真波形。图５是传输数据“１００１１００１”后没有应答时的仿真结果，此时总线处于暂停状态。
仿真完成后，通过编程电缆将ｐｏｆ文件下载到实际电路的ＥＰＭ３１２８ＡＴＣ１００－１０中，然后对ＡＤ９８８３进行初始化，结果工作正常，这进一步验证了采用该自主开发的ＩＰ核完全可满足Ｉ２Ｃ总线的时序要求，能实现Ｉ２Ｃ总线的功能。
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作者：佚名
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