新一代CPLD及其应用

2.4 降抽样型FIR滤波器的仿真结果

设计中通过调用Altera Quartus II软件的MegaFunction中的乘加器实现了一个32阶降抽样FIR滤波器。通过仿真，该滤波器完成对输入的4096点数据流的滤波和1/4降抽样的实时处理，只需要1024个时钟周期，输出延迟10个时钟周期，处理速度大大高于通用DSP，仿真的最高工作频率fmax达到了132MHz。在系统实际测试中，CPLD的最高工作频率fmax超80MHz，数据吞吐量达到2560Mbit/s。

采用Stratix系列的EP1S25设计的高速数字信号预处理模块，在实验中，EP1S25承担了70%的运算量，使系统达到了实时数字信号处理的要求。实验同时证明，采用基于CPLD的FIR滤波器和高性能DSP+CPLD的混合结构，可以同时具有DSP软件算法编程方便和CPLD结构灵活配置、适合固定算法的特点，对不同的算法都有较强的适应能力。