基于FPGA的毫米波多目标信号形成技术的研究

3 仿真结果

设计中采用仿真工具ACTIVE-HDL 5．1软件对系统进行功能仿真及布局布线之后的后仿真，图3、图4、图5是使用该软件对产生时钟延时部分进行功能仿真的部分仿真结果。输入时钟CLK频率为50MHz，其中RESET为系统复位信号，DELAYIN为需要的十六进制的延时输入，START为启动时钟延时操作信号，CLKOUT为输出时钟，LOCKED为DCM锁定信号，CLK0为DCM的CLK0输出。PSSUCCEED输出表示用户所需要的延时操作已完成，高有效。当不对时钟进行延时，则输出时钟沿完全与输入时钟沿同步，如图3所示，显示整个移相操作完成后，输入输出时钟沿处在同一时间点1030ns处。图4所示为对时钟进行2ns延时的仿真结果，显示整个移相操作完成后，输入时钟沿在4150ns处时，输出时钟沿在4152．053ns处，且输出时钟选择CLK0。图5所示为对时钟进行6ns延时的仿真结果，显示整个移相操作完成后，输入时钟沿在7150ns处时，输出时钟沿在7156．037ns处，且输出时钟选择CLKl80。
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    通过以上仿真结果证明这种方法能够精确实现各种时延，其延时精确到了0．1ns。该延时体现在双DA的转换时钟上，则由双DA转化得到的模拟信号之间也会相应地产生各种时延。该多目标信号产生的设计方法已在实际雷达模拟器中得到应用，此方法对于其它类似的应用场合也具有很好的实际参考价值。