一种实用的中频数字接收机设计

的基础上，javascript:window.open(this.src);" style="cursor:pointer;"/>结合各自优势，尽可能抑制了它们的缺点：一方面由于应用了带通采样机制，此方案具有第一种方案效率高、所用器件少的优点，同时又比第一种方案的适用范围广，它可恢复复数形式的基带信号，而单路带通采样方案实现的实信号情况仅为其中的一个特例而已。另一方面，采用数字下变频器，解决了第二种方案使用两路ADCs所遇到的由于ADCs电路参数不一致及双通道幅度、相位失配，使系统性能急剧下降的问题。因此本方案具有一定的工程应用价值，这一点在后面会进一步说明。

系统工作过程为：将接收的中频信号经过中心频率为70MHz的声表面波SAW(Surface Acoustic Wave)带通滤波器：BPF(Bandpass filter)后得到信号r(t)，输入到ADC进行带通采样，采样速率为fs，产生的数字信号r[n]送入数字下变频器DDC(Digital Down Converter)处理，输出I、Q两路基带数据到后端的DSP、FPGA等数字信号r[n]处理器件中，调用不同的软件模块对具体信号进行相应处理。这种软件化机制使整个系统功能具有可扩展的空间，灵活性大大提高。

根据本系统相关的设计指标，带通滤波器采用VANLONG公司的BP60190。其中心频率为70MHz，3dB带宽为10．2MHz， 中心频率上的插入损耗典型值为24．7dB。ADC采用AD公司的AD9214，这是一款10bit的ADC芯片，最高采样速率为105Msps。DDC采用AD公司的新一代数字下变频器AD6624A，它代表了目前多通道DDC的最高技术水平，一个突出的优点在于：最高输入数据速率可以达到100Msps。采用此芯片，系统所要接收的宽带信号就能实现用较高的速率进行采样，最大限度地减少采样速率降低所造成的信噪比恶化。

AD6624A在本系统中完成的主要功能有下变频、低通滤波和降低采样速率。其工作流程如图5所示。由一片ADC采样得到的实信号r[n]首先通过频率变换器完成下变频，得到I、Q．两路信号r1I[n]、r1Q[n],这样就避免了方案二的不足：因为方案二中的正交信号是用两路ADCs采样得到的，难以克服由于器件参数不一致使信号幅度、相位失配等问题。下一级是一个可编程的重采样梳状滤波器rCIC2(second orderResampling Cascaded Integrator

Comb FIR filters)。CIC滤波器是一种简单的整系数滤波器，一般综合信号失真程度和运算量的考虑，工程上常应用此类滤波器完成抽取或内插滤波。然后信号通过一个五级级联的梳状滤波器组CIC5(frithorder Cascaded Integrator CombFIR filters)。在该滤波器组中进行抗混迭滤波得到基带信号rI[n]、rQ[n]，并进行数据的抽取，抽取率可以取2～32之间的任意整数。接下来是AD6624A中的最后一个信号处理单元——可编程RAM系数滤波器RCF(RAM Coeffi-cient FIR filter)，在此单元中进一步变换采样速率并对信号波形进行整形。最后经过输出控制逻辑单元，输出符合系统要求的低速率基带信号。

2．2 主要工作参数的确定

设数字下变频器(DDC)内部NCO的工作频率为fL，考虑一般的情况，待发送的基带信号为复数形式，表示成：

s(t)=I(t)+jQ(t)    (1)

则在发送端经上变频得到的中频复信号为s1(t)=s(t)ejωIt，取其实部调制到射频发送出去。理想情况下，接收机收到的中频信号r(t)=Re{s1(t)}。其中，Re{·)表示取复数的实部。

采样后的信号r[n]，通过频率变换器后变为I、Q两路信号r1I[n]、r1Q[n]，这里仅给出I路信号的表示式，Q路信号的分析方法类似。
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    首先要确定数字下变频器中NCO的本振频率。通常情况下，下变频的本振频率fL取与中频频率fI相等的数值，那么式(2)中的第二项就是基带数据。但对于本系统，70MHz的中频频率不在AD6624A所能实现的频率范围内。观察式(2)，若fL=fS-fI=23.3MHz(在芯片的正常工作范围内)，则式中的第二项为高频分量，可通过低通滤波器滤除，于是得到第二项为高频分量，可通过低通滤波器滤除，于是得到基带信号r1[n]=1/2I(n/fs).这时，只要送入D/A转换器就恢复出了I（t），同理也能得到Q（t）。所以这个本振频率的选择是可以实现的。

然后确定系统的最佳采样速率。ADC的采样速率即DDG输入数据的速率是全系统一个重要的参数。它受到器件技术水平的制约，又决定了DDC内部滤波器、抽取率以及输出数据速率的设计与选择，从而影响着整个系统的性能。

带通采样定理要求采样速率满足下式即可实现无混迭采样[2]：

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式（3）中[.]表示取值不大于括号内的整数。其中fs为采样速率，fh、fl分别是信号的上下限频率，fh-fl≤fl。

本系统中fh=75MHz,fl=65MHz，由式（3）可得：

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在式（4）给出的采样速率集合中，n=1时，75Msps≤fs≤130Msps;n=2时，50Msps≤fs≤65Msps。选取一个最佳采样速率，使采样后频谱间距最大，从而降低对抗混迭滤波器带外抑制的要求。

另一方面，对于ADC，若只考虑量化噪声，衡量ADC信噪比的表示式为：

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其中，m为ADC分辨率。可见，保持人不变时，增大采样速率和A／D分辨率均可提高数字信号的信噪比。但是信号本身具有一定的信噪比，A／D采样的量化单位比噪声电子更低是没有意义的，因此提高A／D的分辨率是有一定限制的。而fs增加一倍，就会带来3dB的SNR增益，相当于增加了0.5bit的分辨率。设计时需要利用这一点，采用一个最佳的采样速率使信噪比性能较好。

综合上述各因素，取n=1的情况，最佳采样速率定为93．333Msps，则lObit ADC的信噪比约为59dB，带通采样后信号的频谱间距为36．666MHz，NCO工作频率为23．333MHz，抗混迭低通滤波器LPF(Lowpass Fiker)的过渡带宽度最大可以达到36．666MHz，javascript:window.open(this.src);" style="cursor:pointer;"/>是信号单边带宽的7倍左右，大大降低了滤波器的设计要求。例如当要求阻带衰减等于0．001时，该滤波器的阶数仅为13阶[1]，实现并不困难。因此可以将这种方案推广到信号具有更宽频谱的情况。

此外不难证明，由于所采用的采样速率满足等式fs/2=2fL，使信号下变频后所要滤除的高频分量频率谱关于是对称的，从而能充分利用低通滤波器的阻带。下面以s(t)为带宽是10MHz的多音复信号为例，说明这一问题。

图6是发送的基带复信号s(t)的频谱。图7给出了中频接收机下变频后得到的信号r1I[n]+ir1[n]的频谱。可以看到，当fs取值恰当时，低通滤波器以fs/2为中心，左右对称地各取5MHz带宽设计成阻带，就可以充分利用阻带滤除高频分量。否则，高频分量的中心会在40MHz，相对于fs/2偏离了5MHz，例如用90MHz进行采样，设计实系数FIR低通滤波器时，阻带就要从35MHz～55MHz，不但过渡带变窄了，而且仅使用了阻带宽度的一半，浪费了频谱资源。

本文限于篇幅，上述三种设计的仿真性能在这里不再述及。有关的仿真结果与分析及系统优化将在另外的文章中加以阐述。

依据要建立一个面向后三代移动通信系统研究的硬件实验平台这一设计目标，本文提出了一种工程上实用的中频数字化接收机设计方案。在分析了该系统信号特点的基础上，先提出了两种基于带通采样定理的中频接收方案，并分别指出了它们各自的利弊；继而从软件无线电技术对芯片的要求出发，综合前两种方案的优势，最终设计了进行带通采样并使用数字下变频器的中频接收机，同时确定了实际选用器件的各关键参数。与文中另两种设计相比较，此方案具有适用范围更广，实现难度更低的优点。

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